在超密集异构网络中，频域与空域高度混杂效应导致信号受多径干扰而特征模糊化。传统干扰抑制方法依赖清晰信号特征进行识别与抑制，然而当信号频谱发生偏移时，这些方法难以在原始频域中恢复信号特征，造成信号失真与误比特率上升。为此，本研究提出一种适用于超密集异构网络下内容分发网络（CDN）通信的干扰抑制方法。该方法首先利用重叠加窗技术分割并处理信号。进而测定初始通信信号的干扰频域，应用独立分量法分离信号。通过提取分离后干扰信号的特征，确定最优干扰抑制方案，解决原始频域中信号特征模糊化问题。随后，以分离信号的输出结果为还原标准，标定并计算动态频谱区间。最终，依据此动态频谱区间重构信号并传输至目标位置，实现有效干扰抑制。测试结果表明：该方法可将误比特率稳定控制在0.02以下，显著提升了CDN通信的传输可靠性，干扰抑制效果明显，具有应用价值。
本研究针对城市轨道交通复杂环境下无线通信面临的多径干扰问题展开深入分析。列车的高速移动以及周边建筑的密集分布，使得信号传播呈现出显著的时延扩展和多普勒频移特性，进而引发接收端信号叠加失真、码间串扰加剧等典型的多径效应。传统信号处理方法因难以适应传播环境的动态变化，在信号成分分离时存在较大误差，严重影响通信质量。基于此，本研究创新性地构建了基于LTE-M技术的城市轨道交通无线通信系统。该系统采用三层架构：核心网负责业务数据处理；无线接入网实现信号覆盖；终端设备完成信号收发。关键技术实现包括：基于LTE-M技术的载波信号扩频与解调处理，增强传输可靠性；通过基带/扩频信号互相关分析，精确提取距离-多普勒特征；采用自适应信号分离算法，有效区分多径信号成分；实施动态抗干扰处理，显著抑制码间串扰。试验验证表明，该系统可将丢包率控制在低于2%，误码率低于1%，较传统方法提升效果显著。该成果为城市轨道交通提供了可靠的无线通信解决方案，具有重要的工程应用价值。
目前，MOSFET和IGBT驱动系统在宇航级设备中应用广泛。为满足高压功率驱动器的抗辐射加固需求，设计了一种抗核辐射加固的高压功率驱动器，重点对驱动器电路中的数字逻辑电路、电平转换电路及双极电路进行了抗辐射加固设计。该电路采用商用1.0 μm高压SOI工艺，高边悬浮电压工作范围可达600 V，具备抗总剂量≥3×10-3 Gy（Si）、抗中子注量≥1×10-14 n/cm²、抗瞬时电离辐射剂量率≥1×10-9 Gy（Si）/s的能力，驱动电流可达2 A。辐照后器件功能与性能指标均满足系统应用要求。测试结果表明，该高压SOI功率驱动电路设计合理，满足预期性能指标。
随着现代检测技术的快速发展，信号采集与处理技术的重要性日益凸显。传统的中央处理器（Central Processing Unit， CPU）配合高精度模数转换器（Analog-to-Digital Converter， ADC）的硬件结构已难以满足高速信号处理的需求。本研究设计并实现了一种基于现场可编程门阵列（Field Programmable Gate Array， FPGA）的信号采集系统。该系统利用FPGA的并行处理能力，实现了对信号的快速采集、滤波处理和存储，并通过串口将数据发送到个人计算机（Personal Computer， PC）端进行分析。结果表明，该系统具有较高的数据采集速率与处理速度和精度，适用于多种高速信号采集应用场景。
定时器是微控制中的基本功能模块，它的主要作用是定时和计数操作。定时器的用途非常广泛，能够满足工业控制、通信、消费电子等领域对于计数、定时、脉冲宽度调制等需求。本文设计了一款可多模式运行的定时器，它具有13位定时/计数、16位定时/计数，双8位定时以及重载定时4种可切换的工作模式，同时增加了捕获和比较功能，可实现边沿触发捕捉、软件定时比较以及16位脉宽调制，适用于控制输出波形或电机控制。尤其是设计电路可产生周期性方波，在电机控制中可以调整电机的转速，是单片机重要的功能模块之一。本设计电路根据市场需求和趋势，增加了具有实用性功能，实现了常规定时器电路的功能升级。
目前MOSFET和IGBT驱动系统在新能源机器设备领域有着较广泛应用，根据设备系统中的功率驱动和开关隔离需求，设计了一种高压功率驱动器。电路采用商用1.0 μm高压SOI工艺设计，高边悬浮电压的工作范围可达600 V，该芯片内置过流检测模块、基准电压模块、欠压保护模块、脉冲产生电路模块、高低压转换模块、延迟匹配模块以及输出驱动模块等，确保电路在整个系统中工作的可靠性。其过流保护阈值为230 mV，驱动输出短路电流可达2 A。仿真结果表明，此功率驱动器电路满足设计要求。
针对永磁同步电机（Permanent Magnet Synchronous Motors， PMSM）矢量控制（Field-Oriented Control， FOC）中采用软件实现空间矢量脉宽调制（Space Vector Pulse Width Modulation， SVPWM）所存在的成本高、速度响应慢、难以满足新兴控制需求等问题，设计了一种高速七步式SVPWM专用集成电路。该设计在优化SVPWM实现流程的同时，集成了死区补偿功能，有效提升了输出电压的精度。电路功能采用Verilog硬件描述语言实现，并通过逻辑综合生成门级电路。在100 MHz时钟频率下，所设计的SVPWM电路具有0.3 ns的时间余量，面积为124 501 μm2。其输出的三路PWM信号频率约为1.53 kHz，相对误差仅为0.001 5%，可满足转速在10 000 r/min以下PMSM的正常运行需求。
针对传统声纳目标识别方式存在识别准确率低、识别效率不高的问题，本文提出了一种基于MD-DTW的声纳目标识别算法，并设计了一种基于国产GPU处理芯片的即时识别装置。该装置同时使用时域数据信号和频谱数据信号作为输入，充分考虑了各特征变量之间的相关性，解决了数据偏移和伸缩问题，从而有效提高了目标识别准确率，并显著提升了识别速度。实验结果表明，该装置具有较高的识别准确度，且识别速度相比基于DSP和CPU芯片的方式有大幅提升。
基于CSMC 0.18 μm CMOS工艺，设计了一种基于斩波技术的仪表放大器，主体架构选择电容耦合仪表放大器（CCIA），采用Class-AB的输出级实现主运放的轨到轨输出电压摆幅，采用斩波调制技术降低电路低频噪声，减小对微弱传感器信号产生的影响。加入纹波抑制环路（RRL），抑制经过斩波器调制产生的纹波对输出信号的影响。设计了阻抗提升环路（IBL），可以有效提升整体电路的输入阻抗以应对不同的应用环境。仿真结果显示，在1.6~2 V电源电压范围内，该仪表放大器的增益带宽为5 MHz，输入噪声谱密度可以达到10.29 nV/√Hz，输入阻抗可以达到100 MΩ以上，纹波抑制能力可以达到91 dB。
伴随集成电路设计与制造技术的飞速发展，现代芯片在规模、功能复杂度和集成度上不断攀升，实现对芯片内部信息高效、简洁的访问、调试和编程成为亟待解决的关键问题，在中央处理器（CPU）、微控制器单元（MCU）等高端器件中尤为突出。本文提出在芯片设计中引入联合测试行动小组（JTAG）模块的创新方法，该方法采用专用引脚设计JTAG接口，并结合测试访问端口（TAP）控制器与同步状态机，保障调试稳定性与可靠性；同时，设计了包含调试控制状态寄存器等多个功能模块的片内调试单元，实现对芯片内部运行状态的精准监控与调试。经测试验证，JTAG调试接口功能正常，片内调试单元的断点设置与取消、流水线运行控制以及CPU内部寄存器和存储器读写操作均符合预期，满足JTAG功能要求，有效提升了开发效率，为超低功耗微控制器的开发与应用提供了有力支持。
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